STARC-大学共同研究ミニシンポジウム　講演概要

STARC-大学共同研究ミニシンポジウム

講演概要

１．大阪大学　今井研究室　「カスタム・プロセッサ設計環境 ASIP Meister

特定用途向け命令セットプロセッサ(ASIP: Application Specific Instruction set Processor)はシステム上で実行されるアプリケーションを効率よく実行できる命令を持つプロセッサである。ASIP Meister は、設計資産の再利用のための環境、設計初期段階での設計品質見積り環境を提供し、抽象度の高い設計記述からのプロセッサの HDL記述の自動生成、ソフトウェア開発環境の自動生成を可能としている。これらの特徴により、ASIP Meister を用いることによってプロセッサを短期間で開発することが可能となる。

２，東京大学　藤田研究室　「システムレベル仕様・設計検証技術に関する研究」

本共同研究テーマでは、抽象度の高いシステムレベル設計を対象とした検証技術、特に形式的検証技術の研究を行っている。今回の展示では、C言語やSpecC言語で記述されたシステムレベル設計記述に対する等価性検証・同期検証を紹介する。一般的に、形式的検証の大規模設計への適用は困難であり、効率的な手法を実現することが研究の大きな目標となっている。等価性検証では、記述間の差異に注目することによって、手法の効率化を図っている。同期検証では、検証の基本部分はモデル検査によって行われるが、抽象化と反例に基づいた抽象化の改良を取り入れることにより、大規模な設計記述に対しても適用可能な手法とすることを目指している。

３．熊本大学　末吉研究室　「FPGA遠隔再構成技術とリモート・ロジックアナライザ」

再構成可能なFPGAデバイスを搭載した機器は、製品出荷後もハードウェア機能の変更・拡張・アップグレードを行うことができ、不具合が見つかった場合でもデバッグできる長所がある。しかしながら、遠隔地にあるFPGA の再構成を行う際には，技術者や再構成に必要な機材を遠隔地に派遣しなければならず、費用や時間的な面で問題がある。そこで、インターネットに接続されている機器に搭載されたFPGAを遠隔操作により再構成し、回路が正しく動作していることを検証するリモート・ロジックアナライザを開発した。これにより、技術者の派遣が困難な場所でも、手元の開発環境からデバッグを行うことが可能となった。

４．奈良先端大学　藤原研究室　「プロセッサの命令レベル自己テスト法」

プロセッサの高性能化，微細化はますます進み，遅延オーバヘッドがなく，タイミング故障といったより複雑な故障を対象とするテストが求められている．本研究では，命令列であるテストプログラムを用いてプロセッサをテストすることにより，テスト容易化設計を伴わず遅延オーバヘッドのない自己テスト法を提案する．ゲートレベルATPG（自動テスト生成ツール）とプロセッサのRTL記述，命令セットアーキテクチャを用いて，高品質なテスプログラムを効率よく自動合成する手法を実現する．

５．早稲田大学　笠原研究室「チップマルチプロセッサ上でのマルチグレイン並列処理」

情報家電の市場規模が拡大すると共に、価格性能比・開発期間・消費電力・ソフトウェア生産性の面で優れたプロセッサが求められるようになっている。これらの要求に応えるため、本研究ではコンパイラ協調型チップマルチプロセッサ(CMP)であるOSCAR CMPを提案している。これは、マルチグレイン自動並列化コンパイラとCMPが協調して動作することで、高い実効速度、開発期間短縮、低消費電力化および集積度向上に応じたスケーラブルな性能向上を達成するものである。性能評価では、SPEC95CFPのSWIMにおいて逐次処理と比較して8PEで7.8倍、MPEG2エンコーディングにおいて約8倍の性能向上が得られることが確かめられた。

６．東京工業大学　益研究室　「配線長分布モデルによるLSIの性能評価」

トランジスタの微細化に伴い，集積回路の処理速度は向上している．しかし高速な信号を歪みなく伝播するのが困難になっている．短TAT，低価格，高性能な集積回路を設計するためには，回路とプロセスの協調設計が必須の課題である．回路性能が配線に律速されている状況から，配線長分布を用い，回路性能を統計的に見積もる手法が提案されている．配線長分布はネットリストレベルでの導出が可能であり，設計の初期段階から物理設計を考慮した評価が可能である．具体例として配線長分布を用い，回路面積と配線層数の関係，伝送線路配線の集積回路への応用について，回路設計とプロセス開発の双方での利用が可能であることを示す。

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