場所：パシフィコ横浜 EDSフェア２００５ STARCブース(003)
午前の部：10:30－12:00 午後の部： 2:30－ 4:00
「カスタム・プロセッサ設計環境 ASIP Meister」
「システムレベル仕様・設計検証技術に関する研究」
「FPGA遠隔再構成技術とリモート・ロジックアナライザ」
「プロセッサの命令レベル自己テスト法」
「チップマルチプロセッサ上でのマルチグレイン並列処理」
「配線長分布モデルによるLSIの性能評価」
-回路とプロセスの協調設計へ向けて-
＊参加に登録等は必要ありません。ご参加をお待ちしております。
