- STARCでは、先端テクノロジーに対応した設計メソドロジーをクライアント企業と共同で開発してきました。現在32nmに対応した設計メソドロジーを開発していますが、それらに加え、先端テクノロジーに適した特徴ある回路技術の開発にも取り組み始めました。
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- 65nm以降の超微細化テクノロジーでは、半導体製造過程における加工精度の設計依存性、製造ばらつきなどの問題が顕著になってきました。そのため製造性を考慮した設計技術（DFM：Design for Manufacturing）が極めて重要になっています。STARCは45nm、32nm世代のSoCをターゲットとして、DFM技術の開発、実用化を推進しています。
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- 半導体の微細化の進展により、従来の縮退故障、遷移故障以外にもブリッジ故障、微小ディレイ故障など新しい種類の故障も考慮する必要があり、テスト時間の増大等の問題が生じています。STARCはこれらの問題に対応するため、45nm、32nm世代のSoCに対しても現実的な時間でテストや故障解析ができる技術、プロセスばらつきに対応したテスト技術、そして、高精度なテスト・故障診断技術の開発、実用化を推進しています。さらに、標準的なテスト環境を構築し、必要なテストがその環境の下ででき、LSIテスターベンダ、EDAベンダがその環境と容易にインターフェイスできることも開発の目標としています。
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- アナログIPの高機能・高性能化・低電圧化に伴いMixed Signal 設計技術はますます難しくなってきています。プロセス微細化に伴うトランジスタなどの素子間特性バラツキ、複雑なデバイス構造による３次元寄生素子、及び微細化プロセスによる効果を考慮しながら設計期間を短縮することが最大課題となっています。試作一発完動を目標に、後戻りの無いアナログ/Mixed-Signal 設計フロー構築を主要テーマと位置付け、実用化を推進しています。特に設計制約考慮プラニング設計技術及び回路・レイアウト協調設計技術を主要開発技術とし、参加クライアント及びEDAベンダー、アカデミアと協同で開発しています。
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- STARCでは、学会研究の成果と産業界の製品開発とを積極的に結ぶ架け橋となるべく、関係者のご協力の下で、65nm以細のシャトル試作サービスを利用し、大学などから募集した革新的な回路アーキテクチャの試作検証を通じて、実活用に向けた研究の促進を支援しています。産業界が今後の国際競争を勝ち抜いてゆく上で、大学との連携を強め、学界の知恵を従来以上に活用していくことが不可欠です。その展開を促進する有力な手段の一つがこの回路アーキテクチャ技術開発です。それは大学にとっても広く研究を加速し、さらに先端教育や優れた人材を育成する上で重要です。
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- 地球温暖化対策が求められている一方で各種情報機器による消費電力の爆発的増加が予想されており、サーバ、情報端末、家電製品をはじめ、あらゆる電子機器の低消費電力化が必要となっています。このようなGreen of ITと得られた技術を通じてGreen of ITに貢献するため、LSIの消費電力を従来の1/10にすることを目標として、ロジック、メモリ、アナログ、電源、無線の回路・システム技術を開発します。低消費電力化には電源電圧を0.5V以下にまで下げる極低電圧化が有効ですが、ばらつき対策などの課題があります。チャレンジングな目標に対して、大学と産学連携のプロジェクトを組み研究開発を推進しています。
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- STARCでは、LSI設計の効率と品質を向上させ設計コストを低減するために、設計手法と設計データの標準化を推進しています。
- LSI設計手法のリファレンスとなる設計ガイドラインを開発しています。RTL設計のポイントを記した「RTL設計スタイルガイド」に加えて、モデルベース設計の実用化を加速する「TL（Transaction Level）モデリングガイド」、機能検証の品質向上を実現する「IP機能検証ガイド」、SoCテスト環境の構築を支援する「STIL（Standard Test Interface Language）活用ガイド」を作成し、普及に取り組んでいます。
- 回路設計用トランジスタモデルとして、表面ポテンシャルに基づいた物理モデルであるHiSIMの標準化を推進し、普及に取り組んでいます。
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