RTL設計スタイルガイド

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お知らせ

　「LSI設計の基本　RTL設計スタイルガイド」VHDL編とVerilog-HDL編が、下記の通り培風館より販売が始まります。一般書店でお求め下さい。

RTL設計スタイルガイド

システムのほとんどが1つのチップに搭載されるSoC時代を迎え、ニーズの多様化と市場競争力のキーになるSoC製品の短期開発の要求にいかに応えるかがSoC設計技術に対する大きな課題となっております。

「LSI設計の基本　RTL設計スタイルガイド　Verilog-HDL編」および「LSI設計の基本　RTL設計スタイルガイド　VHDL編」は、IP記述基準として、ハードウェア記述言語によるRTL設計を進めるための設計スタイルを定義したものです。設計スタイルを標準規定することで設計者によって異なる記述スタイルや合成、検証などの設計手法を共通化することができます。そして記述の読解性が向上し、IPの再利用化に寄与することを狙いとしております。

　主な改訂内容

今回の一般販売に向け、Verilog-HDL編については大幅な改訂が実施されました。

クロックラインの作成方法
非同期クロックドメイン間設計について新しく規定を作り解説しています。
Verilog, Verilog-2001, SystemVerilogの違いについて明確化しています。
signedタイプを使うときの注意点を解説しています。
消費電力設計について最新の設計手法を紹介しています。
DFTアットスピードテストについて解説しています。

　LSI設計の基本　RTL設計スタイルガイドの構成

「第1章　基本設計制約」
「第2章　RTL記述テクニック」
「第3章　RTL設計手法」
「第4章　検証のテクニック」
付録
「A-5 Design Compilerによる論理合成」
「A-6 Encounter RTL Compilerによる論理合成」
(VerilogHDL編のみ)
「A-7 アサーションの各種演算子」

　設計スタイルガイド対応リントツール
　設計スタイルガイドは以下のツールに組み込まれています。
　＜リントツール(ベンダ)＞
　　SpyGlass(ATRENTA)　日本語サイト　英語サイト
　　Leda(Synopsys)　日本語サイト　英語サイト
　　ALINT(Aldec)　日本語サイト　英語サイト

RTL設計スタイルガイド・セミナ案内設計スタイルガイド準拠のSTARC認定検定試験
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