プロセスフレンドリ設計技術開発

開発概要

　あすか�UのSTARCのミッションには国内半導体企業の設計基盤技術力強化における半導体製品競争力を高めるための共通設計技術開発、特に日本が優位性を主張できる設計メソドロジおよび設計製造界面技術開発が掲げられています。開発第1部では、これに正面から取り組んでいきます。

背景・問題点

　システムLSIの製造プロセスは、65nm世代に入りました。そのために、1チップに１億個以上のトランジスタが集積でき、非常に多くの機能が実現できるようになりました。しかしながら、このようなシステムLSIを設計するには、いままでになかったような課題に直面しています。そのなかでも、特に機能設計後のハードウェア記述からマスクパタン作成までの、シリコンインプリメンテーション設計時に高機能、低消費電力、高歩留りなどを実現するには、製造性を考慮する必要が生じています。具体的には、微細化に伴う信号劣化やタイミングマージンの減少、ばらつきによる設計マージンの減少、さらにリソグラフィによけるレイアウトパターンの再現性の低下などの課題があります。またこれら課題は、プロセス世代とともに指数関数的に増えています（図１）。

開発内容

　これら課題を解決しかつ実用に供するように開発第1部では、設計全体を最適化する設計メソドロジを開発します。設計メソドロジは設計全体に流れを構築する縦串である設計フロー開発とそのフローに組み込まれる横串である要素技術開発からなります。要素技術としてはばらつき考慮の設計手法開発、歩留まりを考慮した設計手法開発、リソグラフィフレンドリな設計手法の開発、サインオフ技術の開発、およびライブラリ開発手法があり、それらの技術開発を行います。
　今回のプロジェクトは5年間を予定しています。始めの2年間でロジックノード45nm（44メガゲート、700MHzをターゲット）対応の設計メソドロジを開発します。次の3年間で32nm（88メガゲート、1GHzをターゲット）対応の設計技術の開発を行います。
　図２に今回の技術開発領域を示します。

抱　負

　２年後のSTARCの第１開発部のイメージを示します。

• 65nm、45nm対応のSOCインプリメンテーションにおいて製造性を考慮した設計メソドロジの世界最先端の技術開発集団である。
• その成果物は、クライアントカンパニーに実SOC設計に幅広く使われている。
• 半導体設計・製造業界、EDA業界、IPベンダに広くその活動がワールドワイドで認知されている。
• 開発されている設計メソドロジはディファクトスタンダードである。