そこで、テスト＆故障解析開発室では、45nm、32nmのそれぞれのテクノロジにおいて、現実的な時間でSoCのテスト、故障解析を行うことが可能な技術を見極め、EDAツールとして実用化を行うことを目標としています。さらに、標準的なテスト環境を構築し、必要なテストがその環境の下ででき、LSIテスタ(ATE)ベンダ、EDAベンダがその環境に容易に対応できることも開発の目標としています。
具体的には、次に示す3つのテーマの開発を計画しています。
活動計画
(1)次世代テスト技術45nm、32nmのそれぞれのテクノロジでの論理規模に対応したテストデータの圧縮技術、すなわち、各種圧縮パターンテスト、ロジックBIST、メモリBIST/BISRの技術の評価・改善を行い、実用化を行います。そして、「あすかプロジェクト」の成果であり、微小ディレイを考慮したテストの指標として定式化された統計的ディレイ品質モデル(SDQM)について、その計算精度の向上、および、微小ディレイ対応の自動テスト生成(ATPG)のエンハンスを行います。そして、今後重要となるテスト実行時に電力、電源ノイズの問題を起こさないテスト手法の開発、実証を行います。さらに、パラメトリック欠陥による不良等の次世代プロセスでより顕在化すると思われる不良に対応したテスト技術の開発を行います。
(2)次世代故障解析技術
現在の量産テストパターンは、なるべく短いテストパターンで多くの故障を検出しようとするため、同一のテストパターンで複数の故障を同時に検出します。そのため、故障の原因箇所を特定することが困難となっています。この様な状況に対応するため、高精度な故障診断技術、および、故障解析時にテストパターンを追加して、故障候補を絞り込むための追加テスト生成技術の開発を行います。
(3)標準準拠テスト環境構築
あすかプロジェクトの最終年に開始した標準準拠テスト環境構築のテーマを引き続き実施します。これは、STIL(IEEE1450.x)を標準のテスト言語としてテストの環境を構築することにより、各種EDAツール、テスタ間を効率良く連携させるものです。
活動の狙い
以上の活動を行うことにより、半導体の微細化の進展に伴う様々な問題を早期に解決するテスト技術、故障解析技術に取り組むことにより、次世代プロセス品種のテストコストの削減、早期開発が可能となり、さらに、テスト環境の標準化を進めることにより、異なるテスタ、異なるEDAツール間のデータの授受を可能とし、テスト環境構築のコストを削減できる狙いがあります。これらの活動を通し、我々は新世代にふさわしいテスト、故障解析技術・環境を開発し、さらに、日本発信の世界標準を作って行きたいと考えています。
最後に、このプロジェクトの参加各社のよりいっそうのご支援、ご協力を賜りますようお願い申し上げます。
活動状況
★ 2006年10月 International Test Conference 2006発表| Session 2.1 | A Framework of High-Quality Transition-Fault ATPG for Scan Circuits |
| Session 11.1 | Recognition of the Sensitized Longest Paths in Transition Delay Test |
| Session 6A.1 | Timing-Aware ATPG: A Novel Test Generation Method for High-Quality At-speed Test |
| Session 6A.2 | Not all Delay Tests Are the Same － SDQL Model Shows True-Time |
| Session 6A.3 | At-Speed Testing with Timing Exceptions and Constraints- Case Studies |
| Session 7A.2 | Defect Diagnosis ― Reasoning Methodology |
出展者セミナー：SDQMによる高品質テストの実現
講演資料：EDSF_SDQM.pdf
ブースセミナー：標準準拠のテスト環境構築のご紹介
講演資料：EDSF_STIL.pdf
★ 2007年1月 第56回FTC研究会
| セッション4： | 微小遅延故障診断の一考察 |
| セッション5： | 遅延テスト品質の正確な評価法とテスト生成への応用 |
| セッション３ | 遷移遅延故障に対する高品質テスト生成手法について |
Timing-Aware Diagnosis for Small Delay Defects
★ 2007年10月 Synopsys Users Meeting 2007
B-6：Galaxyに搭載されるSDD(Small Delay Defect)の機能と実デバイス適用事例
★ 2007年11月 International Conference on Computer Aided Design 2007
Session 6B.3 Estimation of Delay Test Quality and Its Application to Test Generation
★ 2007年11月 LSIテスティングシンポジウム
検出可能な遅延故障サイズを考慮した故障診断
★ 2007年12月 Semiconductor Technology Symposium 2007
SIAT：Signal Integrity Aware Testing
★ 2008年1月 EDSF2008セミナー
| 出展者セミナー： | STARCAD-Clouseauの最新設計技術と標準化技術 |
| ブースセミナー： | 低電力設計におけるテストソリューション |
| ブースセミナー： | 世界をリードするSTIL推進活動 |
| セッション5： | ディレイ故障に対する故障診断技術の現状と課題 |
| セッション6： | 実速度スキャンテストにおけるキャプチャ時消費電力削減手法 |
IP Session 8C Building Standard Test Environment based on STIL
★ 2008年5月 European Test Symposium
A Capture-Safe Test Generation Scheme for At-Speed Scan Testing
★ 2008年7月 Cadence CDN Live!
STARCが提案する電力・ノイズ対策テスト手法
★ 2008年11月 International Conference on Computer Aided Design 2008
Effective IR-Drop Reduction in Scan Testing Using Distribution-Controlling X-Identification
★ 2009年1月 EDSF2009セミナー
| 出展者セミナー： | 品質と効率を追求するテスト技術 |
| ブースセミナー： | 品質と効率を追求するテスト技術 |
| セッション3： | ゲート内抵抗性オープン欠陥に対する微小遅延故障モデル |
統計的タイミング解析に基づく適応型テストに関する研究
適応型テストにおけるクリティカルパスのクラスタリング手法
★ 2009年4月 International Symposium on VLSI Design, Automation and Test
Power and Noise Aware Test Using Preliminary Estimation
★ 2009年5月 VLSI Test Symposium 2009
Small Delay Fault Model for Intra-Gate Resistive Open Defects
★ 2009年6月 電子情報通信学会 ディペンダブルコンピューティング研究会
| セッション1： | 縮退故障用テストパターンを用いた遷移故障に対する故障診断用テスト生成法 |
| セッション3： | 事前見積りを利用した電力・ノイズ考慮テスト |
| No. 28 | あすかⅡプロジェクト＆新プログラム紹介 選択プログラム：テスト＆故障解析開発室 |
| No. 29 | STARC部門紹介 開発第2部 |
| No. 32 | 特集 テスト&故障解析開発室 STARCAD-Clouseau |
| No. 35 | テスト&故障解析開発室 テスト&故障診断プラットフォーム STARCAD-Clouseau V2.0 |
| No. 36 | あすかIIフェーズ１成果特集 開発第2部・テスト&故障解析開発室 テスト&故障解析プラットフォーム STARCAD-Clouseau V2.0 |
| No. 38 | 特集／あすかIIフェーズ２の取組み 開発第2部・テスト&故障解析開発室 テスト&故障診断プラットフォーム －STARCAD-Clouseau－ |