2012年度のセミナーを下記の通り開催いたします。
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株式会社半導体理工学研究センター（STARC）では、“RTL設計スタイルガイド”の初中級者向けのセミナーを開催しております。RTL設計スタイルガイド・セミナーは、HDL設計における記述スタイルを早期に身につけたいHDL設計初級者の方、更なるステップアップを求める初中級者の方を対象としており、“LSI設計の基本RTL設計スタイルガイド”の概要と具体的な設計ルールやノウハウを紹介しています。過去の設計事例における成功と失敗をもとにしたノウハウの集大成である“LSI設計の基本 RTL設計スタイルガイド”により、品質の高い設計法を習得されることを期待しております。
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＜開催要領＞
【Vefilog-HDL編】
（関東地区）
日時： 2013年1月25日(金) 13:30-17:30（入場開始：13:00)
場所： 新横浜 STARC 6階 大会議室
定員： 50名
日時： 2013年2月1日(金) 13:30-17:30（入場開始：13:00)
場所： 新横浜 STARC 6階 大会議室
定員： 50名
※上記2回の開催を予定しておりますが、参加人数の合計が50名に満たない場合には1回の開催に変更する場合があります。その場合には、開催1ヶ月前位に当該申込者へご連絡致します。
（関西地区）
日時： 2013年2月20日(水) 13:30-17:30（入場開始：13:00)
場所： 新大阪 丸ビル新館 402号室
定員： 100名
※参加人数が50名に満たない場合には開催を中止する場合があります。その場合には、開催1ヶ月前位に当該申込者へご連絡致します。
【VHDL編】
（関東地区）
日時： 2013年1月31日(木) 13:30-17:30（入場開始：13:00)
場所： 新横浜 STARC 6階 大会議室
定員： 50名
※参加人数が20名に満たない場合には開催を中止する場合があります。その場合には、開催1ヶ月前位に当該申込者へご連絡致します。
それぞれ定員に達し次第締め切らせていただきますので、お早めに参加登録の手続きをお願い申し上げます。
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＜講義内容＞
“LSI設計の基本RTL設計スタイルガイド”の理解を早めることを狙いに、テキストを用いて基本的で重要なルールや記述スタイルを易しく説明します。講義では下記の目次に示す“回路構造に関した基本設計制約”と、“RTL記述のノウハウ”に焦点を当てております。今回は、Verilog-HDL編とVHDL編を用意しておりますので、ご利用になられる言語に合わせて受講頂けます。いずれの回でも、検証部分ではVerilog-HDLを用いて行いますので、ご了承下さい。プログラム詳細は以下のpdfをご参照下さい。
＜プログラム内容(Verilog-HDL)＞ (PDF 49KB)
＜プログラム内容(VHDL)＞(PDF 48KB)
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講師（敬称略）
株式会社 エッチ・ディー・ラボ
RTL解析ツール紹介
Aldec社：
内容未定
Atrenta社：
内容未定
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受講費
【Verilog-HDL編】
15,000円（RTL設計スタイルガイド[Verilog-HDL編]書籍、セミナーテキスト代を含みます）
【VHDL編】
14,000円（RTL設計スタイルガイド[VHDL編]書籍、セミナーテキスト代を含みます）
受講費のお支払い方法は、当日現金にてお支払い頂くか、事前に指定口座へのお振込になります。
- 現金支払の場合には、当日会場にてお支払い頂きます。領収書発行をご希望の方へは、当日会場でお渡し致します
- 事前振込の場合には、開催1ヶ月前位に送付致します「受講確認票」メールをご確認の上、期日までに、指定口座へお振込下さい
振込先
事前振込を選択された方へ、お送りする「受講確認票」メールに記載。
※振込手数料はお客様のご負担となりますので、あらかじめご了承ください。
※なお、事前振込で当日欠席された場合には、返金は出来ませんので、
後日書籍等を送付する形での対応となります点もあらかじめご了承ください。
受講申し込み方法
株式会社半導体理工学研究センターWebsiteの“RTL設計スタイルガイド”教育セミナ−の受講申し込みページにて申し込み下さい。
問い合わせ先
（株）半導体理工学研究センター
研究推進部 教育推進室
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