Electronic Design and Solution Fair 2001
EDA TechnoFair + FPGA/PLA Design Conference & Exhibit
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February 1-2, 2001 PACIFICO YOKOHAMA
★Contents ( in Japanese )
(株)半導体理工学研究センター(STARC)は日本の半導体メーカー11社より資金を募り、日本の大学とシリコン集積回路に関する委託または共同研究を通じて研究開発を行ってきました。更に、今年度からはSoCの設計生産性向上を目指した設計技術開発も開始し、日本の半導体産業の地位向上を目指しています。
①大学との共同研究
STARCと大学との共同研究を行っているテーマは35あり、その中から下記のテーマについてパネル掲示とワークステーションをベースとしたデモを実施します。
・クウォータ・サブミクロン技術を考慮したHW/SWコデザイン手法
②設計生産性向上のための設計技術開発およびIP再利用・流通化技術開発
- SoC先端技術開発(NEDO委託研究プロジェクト)
Virtual CoreをベースとしたSoCの上位レベルハード/ソフト強調設計技術について以下のパネルで紹介します。
・システムレベル仕様定義とアーキテクチャ生成
・Vコアプラットフォーム
・HW/SW Vコア生成
・プロトタイプシステムの実証
- IP技術開発
設計資産の効率的な再利用を促進するための、IPコアに関する品質基準の作成や共通デザインルール開発の活動について以下のパネルで紹介します。
・HDL設計スタイルガイド
・0.13μmSTARC推奨デザインルール
- 回路シミュレーション技術開発(NEDO委託研究プロジェクト)
0.1μm時代のSoC回路・レイアウト設計とデバイスモデリング技術開発についてTEGチップの設計-試作-評価を中心に紹介します。
・シグナルインテグリティ評価技術
・0.13μm回路・配線TEG
★Booth ( in Japanese )
★Panels(pdf file in Japanese )
★FPGA/PLA Design Conference
２月２日(金) 12:30～14:00
session7:「設計スタイルガイド」による設計資産の再利用
講師 (株)半導体理工学研究センター IP技術開発室長 中村 忠彦
(株)エッチ・ディー・ラボ 代表取締役 長谷川 裕恭
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