| RTL設計スタイルガイド 正誤表 |
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| RTL設計スタイルガイドVerilog-HDL編第2版 |
★ RTL設計スタイルガイドVerilog-HDL編第2版の誤植情報を開示させていただきます。
本Websiteにて確認の上、訂正していただきますようお願い申し上げます。
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- RTL設計スタイルガイドVerilog-HDL編第2版 文字化け情報
- RTL設計スタイルガイドVerilog-HDL編第2版 正誤表
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| RTL設計スタイルガイドVerilog-HDL編初版 |
★ RTL設計スタイルガイドVerilog-HDL編初版の誤植情報を開示させていただきます。
本Websiteにて確認の上、訂正していただきますようお願い申し上げます。
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① 2 章
RTL記述テクニック 2-101ページの例2-56バイナリ割り付け例において、“＝”および“；”が抜けておりました。（2005.10.11）
2-101ページ 例2-56 バイナリ割り付け例
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（誤）
reg[3:0]CURRENT_STATE, NEXT_STATE;
parameter INIT 4'b1000
parameter IN1 4'b0000
parameter IN2 4'b0001
parameter IN3 4'b0011
parameter IN4 4'b0010
parameter IN5 4'b0110
parameter OUT1 4'b0111
parameter OUT2 4'b0101
parameter FAIL 4'b1111
parameter SUCC 4'b1101
parameter NEXT 4'b1001
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⇒ |
（正）
reg[3:0]CURRENT_STATE, NEXT_STATE;
parameter INIT =4'b1000;
parameter IN1 =4'b0000;
parameter IN2 =4'b0001;
parameter IN3 =4'b0011;
parameter IN4 =4'b0010;
parameter IN5 =4'b0110;
parameter OUT1 =4'b0111;
parameter OUT2 =4'b0101;
parameter FAIL =4'b1111;
parameter SUCC =4'b1101;
parameter NEXT =4'b1001; |
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② 2章 RTL記述テクニック 2-101ページの例2-57ワンホット割り付け例において、“＝”および“；”が抜けておりました。（2005.10.11）
| 2-101ページ 例2-57 ワンホット割り付け例 |
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（誤）
reg[10:0] CURRENT_STATE, NEXT_STATE;
parameter INIT 11'b00000000001
parameter IN1 11'b00000000010
parameter IN2 11'b00000000100
parameter IN3 11'b00000001000
parameter IN4 11'b00000010000
parameter IN5 11'b00000100000
parameter OUT1 11'b00001000000
parameter OUT2 11'b00010000000
parameter FAIL 11'b00100000000
parameter SUCC 11'b01000000000
parameter NEXT 11'b10000000000 |
⇒ |
（正）
reg[10:0] CURRENT_STATE, NEXT_STATE;
parameter INIT =11'b00000000001;
parameter IN1 =11'b00000000010;
parameter IN2 =11'b00000000100;
parameter IN3 =11'b00000001000;
parameter IN4 =11'b00000010000;
parameter IN5 =11'b00000100000;
parameter OUT1 =11'b00001000000;
parameter OUT2 =11'b00010000000;
parameter FAIL =11'b00100000000;
parameter SUCC =11'b01000000000;
parameter NEXT =11'b10000000000; |
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③ 2 章 RTL記述テクニック 2-90ページの記述例において、wireで宣言すべきところが、regとなっておりました。（2006.02.02）
2-90ページ 最後の記述例
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（誤）
reg[7:0] DIN0,DIN1,DIN2,DIN3;
reg[9:0] DOUT;
assign DOUT=DIN0+DIN1+DIN2+DIN3;
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⇒ |
（正）
reg[7:0] DIN0,DIN1,DIN2,DIN3;
wire[9:0] DOUT;
assign DOUT=DIN0+DIN1+DIN2+DIN3; |
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④ 2章 RTL記述テクニック 2-91ページの記述例において、wireで宣言すべきところが、regとなっておりました。（2006.02.02）
| 2-91ページ 最初の記述例 |
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（誤）
reg[7:0] DIN0,DIN1,DIN2,DIN3;
reg[8:0] DIN0plusDIN1,DIN2plusDIN3;
reg[9:0] DOUT;
assign DIN0plusDIN1=DIN0+DIN1;
assign DIN2plusDIN3=DIN3+DIN4;
assign DOUT=DIN0plusDIN1+DIN2plusDIN3;
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⇒ |
（正）
reg[7:0] DIN0,DIN1,DIN2,DIN3;
wire[8:0] DIN0plusDIN1,DIN2plusDIN3;
wire[9:0] DOUT;
assign DIN0plusDIN1=DIN0+DIN1;
assign DIN2plusDIN3=DIN3+DIN4;
assign DOUT=DIN0plusDIN1+DIN2plusDIN3;
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| RTL設計スタイルガイドVHDL編初版 |
★RTL設計スタイルガイドVHDL編初版には今のところ誤植情報はありません。
（2006.02.02）
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