このたび、新たにVHDLユーザを対象とした
RTL設計スタイルガイドセミナーを
下記の通り開催いたします。
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株式会社半導体理工学研究センター（STARC）では、"RTL設計スタイルガイド"の初中級者向けのセミナーを開催しております。RTL設計スタイルガイド・セミナーは、HDL設計における記述スタイルを早期に身につけたいHDL設計初級者の方、更なるステップアップを求める初中級者の方を対象としており、"LSI設計の基本RTL設計スタイルガイド"の概要と具体的な設計ルールやノウハウを紹介しています。過去の設計事例における成功と失敗をもとにしたノウハウの集大成である"LSI設計の基本 RTL設計スタイルガイド"により、品質の高い設計法を習得されることを期待しております。
下記の要領にて開催を予定しておりますので、多数の皆様のご参加をお待ちしております。
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＜開催要領＞
2012年3月2日(金) 13:30-17:30（入場開始：13:00)
場所： 新横浜 STARC 6階 大会議室
定員： 50名
定員に達し次第締め切らせていただきますので、お早めに参加登録の手続きをお願い申し上げます。
講義内容
LSI設計の基本RTL設計スタイルガイド"の理解を早めることを狙いに、テキストを用いて基本的で重要なルールや記述スタイルを易しく説明します。講義では下記の目次に示す"回路構造に関した基本設計制約"と、"RTL記述のノウハウ"に焦点を当てております。 また、VHDLをベースに講義を構成しておりますが、Verilog HDL使用者にもご理解いただける内容となっております。そして、今回、"非同期設計"と"テストベンチ" の内容を追加して、説明します。
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＜プログラム内容＞
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序章 RTL設計スタイルガイド
1. 搭載可能ゲート数の推移
2. 設計規模
3. IPを利用した設計
4. 再利用を妨げる要因
5. RTL設計スタイルガイド(DesignStyleGuide)とは
6. RTL設計スタイルガイドの内容
7. RTL設計スタイルガイドの利用方法
8. 2011年度の主な変更点
第１章 基本設計制約
1. 命名規則
2. 命名規則
3. 階層識別文字1
4. 階層識別文字2
5. 信号には意味のある名前を付ける
6. 定数とパラメーターの指定
7. 非同期の端子は、初期リセットのみ
8. リセットラインのハザード
9. 初期リセットは非同期リセット
10.同期リセットでの問題
11.同期リセットで必ず値を確定させる方法
12.同期リセットFFの階層化
13.非同期による初期リセットの注意
14.クロックツリーシンセシス
15.クロック生成とリセット生成
16.クロック系統図
17.メタ・ステーブルの発生
18.メタ・ステーブル
19.メタ・ステーブル対策
20.データイネーブル型
21.リコンバージェンスエラー発生
22.連続イネーブル対応型
23.動作速度を改善したデータイネーブル型
24.非同期クロックドメイン間信号にジッタを挿入
25.ランダムジッタモデルの考え方
26.ランダムジッタモデル記述例２
27.基本ブロック（基本階層）の考え方
28.基本ブロックの構造
29.基本ブロックとサブブロック
30.データパス部とコントロールロジックの分離
31.誤った階層の組み方
第２章 RTL記述テクニック
1. VHDL固有の記述スタイル
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2. OUTとBUFFER
3. カウンタの記述
4. 可読性の悪い記述は、検証、再利用に不利
5. 配列の範囲指定
6. function文
7. ラッチを生成する危険を避ける
8. 誤ってラッチを生成させる例
9. ラッチを生成させない記述
10.ラッチを生成させない例（初期値代入）
11.組み合わせ回路での初期値記述の注意点
12.if文を並べた記述(1つの信号に複数回代入）
13.信号代入文と変数代入文
14.非同期部（ゲーティドクロック）の誤動作
15.非同期部の動作の保証
16.FFの記述スタイルを統一する
17.回路構造を意識した記述
18.process文による組み合わせ回路記述の注意点
19.process文による組み合わせ回路記述の注意点
20.if文のスタイル
21.if文のスタイル2
22.すべてのcaseを書いたcase文
23.論理式の記述はif, caseよりも面積、速度的に有利
24.case文の記述
25.case文の記述（othersが固定値）
26.case文のスタイル
27.case文記述の考え方(例)
28.プライオリティロジック(if)
29.if, case文のネスティングスタイル
第３章 テストベンチ記述の基本
1. テストベンチ記述の注意点
2. 基本テストベンチ
3. 時間のパラメータ設定
4. 入力信号の印加タイミング
5. クロックエッジベースの記述例
6. シミュレータに依存しない記述１
7. 新たな検証メソトロジ
8. アサーション
9. アサーション記述例
スタイルガイドとスキルの測定
1. RTL設計スタイルガイドと６つのLSI設計スキル
2. STARC認定 設計技能検定試験「ESA」
3. ESA分析結果レポート
4. ESAの得点と評価
5. ESA（まとめ）
「RTL解析ツール紹介」
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講師（敬称略）
株式会社 エッチ・ディー・ラボ
RTL解析ツール紹介
Aldec社：
「Windows/Linux 対応の STARC ルールチェッカ― "ALINT" を用いたFPGAデザイン検証ソリューション」
Atrenta社：
「新STARC RTL Design Style Guide」の改訂に伴う、SpyGlass Familyでのサポート状況の説明」
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受講費
14,000円（RTL設計スタイルガイド[VHDL編]書籍、セミナーテキスト代を含みます）
受講費のお支払い方法は、当日現金にてお支払い頂くか、事前に指定口座へのお振込になります。
- 現金の場合には、当日会場にてお支払い頂きます。領収書発行をご希望の方へは、当日会場でお渡し致します。
- お振込の場合には、申込完了後に送付致します「登録受付完了のお知らせ」メールをご確認の上、2月24日(金)までに、指定口座へお振込下さい。同メールを請求書とさせて頂き、振込時の振込票を領収書とさせて頂きます。
振込先
事前振込を選択された方へ、お送りする「登録受付完了のお知らせ」メールに記載。
※振込手数料はお客様のご負担となりますので、あらかじめご了承ください。
※なお、事前振込で当日欠席された場合には、返金は出来ませんので、
後日書籍等を送付 する形での対応となります点もあらかじめご了承ください。
受講申し込み方法
株式会社半導体理工学研究センターWebsiteの“RTL設計スタイルガイド”教育セミナの受講申し込みページにて申し込み下さい。
問い合わせ先
（株）半導体理工学研究センター
研究推進部 教育推進室
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