書籍購入:セミナ案内

　　株式会社半導体理工学研究センター（STARC）では、2003年12月より“RTL設計スタイルガイド”の書籍販売を行っています。　これまで300を超える会社、研究所、大学、専門学校に計4000部の書籍を購入いただき、IP設計およびSoC設計の共通スタイルガイドとして利用いただいております。また、STARCでは2004年度から書籍販売に加えて、“RTL設計スタイルガイド”の初中級者向けのセミナを開催しております。　このたび2010年度のセミナ開催についてご案内させていただきます。

　　RTL設計スタイルガイド・セミナは、HDL設計における記述スタイルを早期に身につけたいHDL設計初級者の方、更なるステップアップを求める初中級者の方を対象としており、“RTL設計スタイルガイド”の概要と具体的な設計ルールやノウハウを紹介しています。過去の設計事例における成功と失敗をもとにしたノウハウの集大成である“RTL設計スタイルガイド”により、品質の高い設計法を習得されることを期待しております。

　　下記の要領にて開催を予定しておりますので、多数の皆様のご参加をお待ちしております。

＜開催要領＞

関東、関西でそれぞれ1回開催いたします。　ご希望の開催地区をお選びください。

　　　　（関東地区）
　　　　　日時： 2010年10月12日（火）　13:15～16：45 （受付開始12：45～）
　　　　　場所：フィオーレ東京　　地図はこちら
　　　　　定員： 100名

　　　　（関西地区）
　　　　　日時： 2010年10月29日(金)　13:15～16：45 （受付開始12：45～）
　　　　　場所：メルパルク京都　　地図はこちら
　　　　　定員： 100名

　　それぞれ定員に達し次第締め切らせていただきますので、お早めに参加登録の手続きをお願い申し上げます。

講義内容
　“RTL設計スタイルガイド”の理解を早めることを狙いに、テキストを用いて基本的で重要なルールや記述スタイルを易しく説明します。講義では下記の目次に示す“回路構造に関した基本設計制約”と、“RTL記述のノウハウ”に焦点を当てております。　また、VerilogHDLをベースに講義を構成しておりますが、VHDL使用者にもご理解いただける内容となっております。

＜プログラム内容＞

「RTL設計スタイルガイド概要」　

1. 搭載可能ゲート数の推移
2. 設計規模
3. IPを利用した設計
4. 再利用を妨げる要因
5. デバイスに依存する要因の排除
6. ツールに依存する記述を排除
7. RTL設計スタイルガイドとは
8. RTL設計スタイルガイドの内容
9. RTL設計スタイルガイドの利用方法

「第１章基本設計制約」

1. 命名規則
2. 命名規則
3. 階層識別文字1
4. 階層識別文字2
5. 信号には意味のある名前を付ける
6. パラメーターの命名規則
7. 非同期の端子は、初期リセットのみ
8. リセットラインのハザード
9. 初期リセットは非同期リセット
10. 同期リセットでの問題
11. 同期リセットで必ず値を確定させる方法
12. 同期リセットFFの階層化
13. 非同期による初期リセットの注意
14. 非同期による初期リセットの注意2
15. 同期化された安全なリセット信号
16. クロックツリーシンセシス
17. クロック生成とリセット生成
18. クロック系統図
19. 基本ブロック（基本階層）の考え方
20. 基本ブロックの構造
21. 基本ブロックとサブブロック
22. データパス部とコントロールロジックの分離
23. 誤った階層の組み方

「第２章 RTL記述テクニック」

1. always文とfunction文
2. functionとalwaysによる記述の注意点
3. 論理式の記述はif, caseよりも面積、速度的に有利
4. 論理式の記述はif, caseよりも面積、速度的に有利2
5. 可読性の悪い記述は、検証、再利用に不利
6. 配列の範囲指定
7. ラッチを生成する危険を避ける
8. 誤ってラッチを生成させる例
9. ラッチを生成させない記述
10. ブロッキング代入とノンブロッキング代入
11. 組み合わせ回路での初期値記述の注意点
12. 順序回路での同一信号への複数代入は禁止
13. シリアル・パラレル変換記述
14. if文を並べた記述
15. 非同期部（ゲーティドクロック）の誤動作
16. 非同期部の動作の保証
17. 非同期リセット・セットはどちらか1つにする
18. FF記述の制限
19. 回路構造を意識した記述
20. always文による組み合わせ回路記述の注意点
21. always文内に複数の信号を記述しない
22. if文のスタイル
23. if文のスタイル2
24. case文の記述
25. default項を使用する
26. 大きなテーブルは分割する
27. case文記述の考え方(例)
28. ドントケア条件を代入した信号の制限
29. プライオリティロジック(if)
30. プライオリティロジック(casex, casez)
31. casexの記述
32. casex文で不定値をばらばらに記述しない
33. parallel_caseに頼った記述
34. for文記述
35. for文による組み合わせ回路の記述
36. リソースシェアリング
37. データパス構造はassign文で記述する

「RTL解析ツール紹介」

講師（敬称略）
　　　（株）エッチ・ディー・ラボ　

RTL解析ツール紹介
　　　アルデック・ジャパン株式会社

受講費
　　　お一人 3,000円（税込み）。セミナテキスト代を含みます。
　　　当日現金をご持参ください。受付にて領収書を発行いたします。
　　　事前の請求書発行は致しかねますのでご了承の程お願い申し上げます。

受講申し込み方法
　株式会社半導体理工学研究センターWebsiteの“RTL設計スタイルガイド”教育セミナの受講申し込みページにて申し込みを受け付けております。

問い合わせ先
　　　　　（株）半導体理工学研究センター
　　　　　企画部　標準化推進室
　　　　　お問い合わせはこちらから