1. はじめに

 

1.1 STARCロードマップ2004の目的

　半導体理工学研究センター（STARC）は、シリコンLSIに関連する将来技術の研究・開発を、大学等と協力して推進することを目的の一つとしています。またその共同研究を通して、シリコンLSIに関心を持つ若手研究者の育成・増強を図ることも目的に含まれます。こうした活動により、日本における半導体産業の競争力向上と将来の発展に貢献して行きたいと考えています。

　STARCは、産業界が大学等との協力を希望する技術とその水準を7〜8年先まで見通し、ロードマップとして1997年より公開してきました。更に実際の技術進歩に対応して、目標項目と目標性能の見直し、改訂を重ねています。その意図するところは、３年以内の製品開発は各社の自力開発競争に委ね、少し先の一企業単独では取り組みにくい研究課題を大学等と協力して研究したい、というものであります。

 

　本年度は、産業界からのニーズをより明確にロードマップに反映してあります。ロードマップ中の各分野コードにはI,II,IIIのニーズコードが付随し、２００４年度時点で産業界からのニーズが最も高い分野をＩで示しています。ニーズコードは毎年改訂されます。また、特定の技術分野でより具体的な産業界からのニーズ項目を、第4章に示してありますので、併せて参照してください。

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1.2 STARCロードマップ2004の見方

　本ロードマップは、STARCが募集する研究テーマの技術分野に対応して、分類・作成しています。システム分野は、A1：最先端システムLSIアーキテクチャ技術、A2：最先端LSI回路技術、A3：最先端LSI設計技術、A4:最先端システムデバイス技術に分けてあり、プロセス・デバイス分野では、B1：最先端デバイス関連技術、B2：最先端プロセス関連技術、B3：デバイス・プロセス共通技術となっています。なお記載されたトレンドは、製品に関連する技術分野を網羅的に示したものではありません。産業界が大学等との共同研究を希望する分野の中で、特に要望の強いものの技術トレンド・性能指標を提示したものです。

 

　システム分野では最上段に実用プロセス、更にA4を除くA1,A2,A3の3分野ではそれぞれ汎用マイクロプロセッサ性能（A1）、電源電圧（A2）、ASIC設計仕様/設計手法（A3）の商業ベースでの技術水準を合わせ示してあります。ここでいう実用プロセスとは、商業ベースの最初のシステムLSIチップに適用されるプロセスのことで、その時期はITRS2003に準拠しています。システム分野の研究開発レベルは、実用プロセス技術を用い、研究成果獲得時点でロードマップに記載された技術水準・性能指標を達成もしくは凌駕することを期待しています。

　プロセス・デバイス分野の最上段には、実用プロセスの時期とB1,B2,B3の3分野でのプロセス技術水準を合わせ示してあります。提案頂きたい研究開発は、それが終了した段階において、実用プロセスの少なくとも1世代先の実用化開発プロセス技術に繋がることを前提としております。その研究開発レベルは、研究終了時点における少なくとも1世代先の実用プロセスの技術水準・性能指標を達成もしくは凌駕することを期待しています。

なおロードマップ2004　では、時間軸の明確な項目とそれ以外の項目を区別して表示してあります。前者は （長方形）の囲みの中に各世代での目標値・技術内容を示してあり、それ以外の項目では （丸角長方形）の囲みの中に必要とされる技術内容を列挙してあります。　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　

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2. システム分野

 

システムオンシリコンの時代を迎え、システム分野の技術革新は、社会の発展に直接間接を問わず、今まで以上に迅速かつ大きく貢献するようになってまいりました。

　このような中、IT時代をリードするシステムLSIアーキテクチャ技術としては、ソフトウエアとハードウエアの協調・相互補完技術、専用プロセッサと汎用プロセッサの融合アーキテクチャ、プロセッサ・メモリの混載アーキテクチャ、またアプリケーション毎に最適化を図るリコンフィギュラブル技術、更には次世代ワイヤレス・ディジタル情報家電・次世代インターネット技術等が最重要分野と考えられます。

　LSI回路分野では、モバイル化や省資源化の要請に応じた超低消費電力化技術はもちろんのこと、今後はGHz帯のクロック周波数に対応する回路技術も欠かすことのできない先端技術になろうとしております。また高速、高ビットレートのチップインタフェース技術、チップ間インターコネクト技術も、独自の研究が要求される時期と言えるでしょう。アナログ技術分野では、CMOS高周波対応アナログ技術がとりわけ重要と考えられます。

　LSI設計技術分野では、製造技術の進展に対して設計生産性の向上が追いつかない所謂「デザインクライシス」の懸念を払拭するために、自動設計技術はもとより、設計手法の改革、設計資産の再利用技術等を含む幅広い設計技術の研究・開発の重要性が高まっています。更にリコンフィギュラブルロジック・コンパイル技術やシステム設計における可視化技術も、人的・物的な省資源化を図りながら、より高性能なシステムLSIを実現するために不可欠な研究分野と考えます。

　システムデバイス分野では、シリコン技術とメカニカル技術とを融合させたマイクロ・エレクトロメカニカル技術をはじめとし、シリコン・デバイス技術と他分野技術との境界領域の研究開発が今後ますます重要になると考えられます。

 

A1) 最先端システムLSIアーキテクチャ技術　A1-1　A1-2

　この分野における産業界の大学等への期待は、低電力プロセッサアーキテクチャ、画像圧縮技術、3Dグラフィックス技術、３次元画像処理技術、プロセッサ・メモリ混載アーキテクチャ、通信・ネットワーク処理技術、ヒューマンインタフェース／認識技術、OS／コンパイラ及びそれらと協調したプロセッサアーキテクチャ、組み込み用ソフトウエア技術、リコンフィギュラブルロジック技術、及び組み込みメディアプロセッサ等です。汎用マイクロプロセッサ等は従来から業界での競争的開発により技術進歩が図られていますが、今後より大きな技術発展が予測される高性能マイクロプロセッサ・コア、ディジタル信号処理（音声・画像処理）プロセッサ、メディアプロセッサ、通信用プロセッサ、音声・画像認識等ヒューマン・マシン・インタフェース技術、プロセッサ・メモリ混載システム、更には新アルゴリズムに基づく新しいシステムアーキテクチャ等の分野は、大学等との協力に大きな期待がかかっています。また、組み込み用ソフトウエアとハードウエアの協調・相互補完技術、超高速リアルタイムOSとそれをサポートするプロセッサアーキテクチャ、専用プロセッサと汎用プロセッサとの融合アーキテクチャ、チップレベルでのマルチマイクロプロセッサ、進化型ハードウェアを実現する新しいリコンフィギュラブル技術等の分野でも、日本から世界に向けてその特徴をアピールでき、2010年から2015年頃に業界標準となりうるような画期的な提案を期待します。

 

A2) 最先端LSI回路技術　　A2

低消費電力ディジタル／アナログ回路技術は、超低電力携帯情報通信機器、高性能モバイルコンピューティング技術等を実現する基礎技術として、依然この分野での最大の関心事です。具体的には、超低消費電力・超高速アナログ・ディジタル変換回路(ADC)、あるいは今後ますます加速される高速化システムに対応できる高周波アナログおよびディジタル技術、I/Oインタフェース技術、アナデジ混載回路技術等が特に注目されます。

　また超低消費電力化の基礎技術として将来の実用化に期待のかかる超低電源電圧(0.6V以下)駆動ディジタル回路技術、エネルギーリサイクル回路技術、SOI回路技術、Si量子効果回路等は、新しい電子回路の基本技術にも成り得る可能性のある領域と考えられますので、大学等との協力に多大な期待がかかる分野です。これら注目する最先端LSI回路分野の研究は、個々の回路に限定せず、アーキテクチャレベルからチップの実現レベルまで一貫したシステム全体に係わる解決策を期待しています。

 

A3) 最先端LSI設計技術　A3-1　A3-2

　2010年頃量産開始される45nm世代では、チップの集積度は10億素子／チップに達すると予測されますが、一方こうした集積度の増加に対して設計生産性が追いつかない、所謂「デザインクライシス」が懸念されています。今後のシステムオンチップ時代では、自動設計技術だけでなく、それらを統合する設計手法、設計資産の再利用技術、インタオペラビリティ、システムインテグレーション等による設計生産性の飛躍的向上が、「デザインクライシス」への解決策として期待されています。自動設計システムの対象が一般的なASICから低電圧・低消費電力システム、非同期を含む超高速システム等へと広がることに対応して、自動化技術としても設計対象の特徴を考慮した自動合成、DSM化に伴う配線層数増加に対応する自動配線、並列プロセッサ・システム上でのインプリメントを念頭に置いた配置・配線アルゴリズム等が必要になります。設計結果の検証としては、大規模化への対応としてレジスタ・トランスファーレベル(RTL)以上の高位での設計検証、DSM化対応としてのレイアウトレベルでの設計検証等が重要性を増して来ます。加えて大規模テスト・診断技術もDSMチップ実用化のための必須技術として認識されており、この問題への解決策も必要です。IP再利用技術は、今後の集積規模の増大に対する設計のキー技術となると考えられ、これから色々な技術開発が期待されます。また、動的／進化型再構成コンパイラ技術を中心とするリコンフィギュラブルロジック開発環境技術は、大学等での研究に大きな期待がかかるものです。更に、ますます大規模化するシステムLSIの設計に有効に対処するためには、デザイン空間の効率的な探索やパラメータの最適値抽出など設計状態の可視化技術の開発・実用化が必要と考えられますが、この領域も大学等で先端的な研究を推進すべき分野と考えています。

 

A4) 最先端システムデバイス技術　A4

最先端システムデバイス技術はシステム分野とプロセス・デバイス分野の境界領域に位置し、その中にはシステム・イン・パッケージ(SiP)実装技術やマイクロ・エレクトロメカニカル・システム(MEMS)技術等が含まれます。日常的に使用する生活用品への装着はもとより更には体内にも組み込めるようなシステムLSI実装形態の研究開発や、マイクロマシニング、ナノマシニング技術に関する研究を期待しています。またGHz周波数時代の高速インタフェース・チップのプリント基板等への実装技術開発も、大学等での研究が待たれる分野です。

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3. プロセス・デバイス分野

 

　半導体産業界では今後も一世代2〜3年のペースでLSI開発が進むと予測しており、これを実現するための新たな高密度化、微細化技術および高機能化技術が必要とされております。

　デバイス技術では、微細化に大きな役割を果たしてきたゲート酸化膜厚は理論限界を越えつつあり、新たな絶縁膜材料の発掘とその評価法の確立とともに65nm以降の新構造デバイスの出現が強く期待されています。

　プロセス技術分野ではメモリセルの超微細化や高速ロジックのゲート絶縁膜に対して高誘電体材料が、また配線間クロストーク低減に対しては低誘電体材料が必要とされ、これらの材料に対する新しい要素技術の研究が必要です。また65nm以降のプロセス技術に向けた新しい成膜技術や微細加工技術の研究が期待されます。

　共通技術では、加工寸法の微細化に伴い、その計測分解能はnmレベルが要求され、これらの分野では分子・原子レベルでの新たな評価技術が必須となります。

 

B1) 最先端デバイス関連技術　B1-1　B1-2

　65nm以降の時代のCMOSデバイス技術、及び不揮発性メモリを含むメモリデバイスの作成技術に関連した技術領域です。微細化、薄膜化に伴うSi LSIの基本である界面およびゲート絶縁膜の評価技術、熱や電流ストレスのその場観察やシミュレーション技術、信頼性評価技術、浅い接合形成技術が特に重要になります。さらに65nm以降の低消費電力用や高周波向けデバイスの新しい構造、新規の要素回路を含むデバイス技術の提案も期待しています。超微細デバイスの性能予測・評価技術、デバイスモデリング、自動メッシュ発生技術等を含む大規模デバイスシミュレーション技術等もこの技術領域の対象です。またGHz動作時におけるデバイス最適設計ツールの提案も期待しています。

 

 

B2) 最先端プロセス関連技術　B2-1　B2-2

　LSIはこれまで、スケーリング則を指導原理として、微細化、構造改良により高集積化を進めて来ました。しかし、今後2004年以降の微細化トレンドを守るに当たって生じる技術障壁をブレークスルーするためには、新しい材料技術の導入が多いに期待されています。特に素子の微細化実現に対する信頼性の高い強・高誘電体膜、低抵抗率かつマイグレーション耐性の高い配線材料、低誘電率層間絶縁膜の研究・開発には多いに期待を寄せています。また、65nm以降のプロセスに対応する微細加工技術や新しいドーピング技術、成膜技術の要素技術の研究を期待しています。更に光露光に加えてEB線用レジストのモデリングやリソグラフィシミュレーション、原子レベルのプロセスモデリングに対する技術革新にも期待します。

 

B3) デバイス・プロセス共通技術　B3-1　B3-2

　65nm以降の時代に主として用いられる最先端微細加工技術に関連して、2次元・3次元形状モニター技術、ウェハー内３次元欠陥分布計測、プロセス歩留まり評価技術、ウェハー材料とその評価技術、ファクトリモデリング等がこの領域の対象となっています。また半導体プロセスにおける環境・安全技術として材料の回収、再利用、省エネルギー、省資源化技術の提案にも多いに期待しています。

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４. 産業界からの具体的ニーズ例

4.1　システム分野

（１）携帯端末用低電力プロセッサ【A101】

研究目標

アプリケーション（画像処理、3DG処理、認識処理等）に応じた携帯端末用プロセッサの最適構成を研究する。

プロセッサはCPU、DSP、Hardwired、Reconfigurable-Engine等の演算要素の組み合わせで構成されるが、各キーアプリケーションに対する面積、電力、処理能力、ソフト生産性、設計容易性の視点から最適な演算要素のトレードオフを研究する。

（２）プロセッサ・メモリ混載アーキテクチャ【A105】

研究目標

プロセッサ(CPU/コプロセッサ）とメモリ（DRAM/SRAMおよび不揮発性メモリ flash/FRAM/MRAM）を混載したSoC/SiPにおける電力を最小とするアーキテクチャとPower Management方式の研究。

例えば、ブロックごとに電源ON/OFFさせた場合のメモリーとプロセッサ間のデータ転送方式、データ退避アルゴリズム、データメモリ階層構造等の最適構成をキーアプリケーションに関して研究したい。また、65nm以降問題となるロジック部の欠陥にロバストな混載アーキテクチャも重要なテーマである。

（３）オンチップネットワークの研究【A106、A108】

（ａ）背景：１チップに集積できるトランジスタ数の増加、配線抵抗の増大、動作速度の向上、信頼性の低減により、近い将来、オンチップのIPコア間通信にはパケット通信を基本とするQoSを保証したインターコネクトネットワークが必須になると考えられている。しかしながら、国内ではこの分野の研究開発が軽視され、現在研究の主力は米国にある。IPコア間通信に向いたネットワークトポロジ、ルーティング方式など未だ十分な検討が行われておらず、STARCを中心とした日本のイニシアティブが期待される。

（ｂ）研究目標：将来のIPコア間通信に向いたネットワークトポロジ、ルーティング方式などの開発と、国際的なデファクト化、標準化を視野においた研究および活動。

（４）クロストークノイズ低減手法の確立 【A202、B105】

（ａ）背景：大規模Logicとアナログ回路を混在させる場合、当然IP化が進むが、設計開始段階では誰も定量的にクロストーク低減問題を検討出来ず、LSI作成後に初めて問題が発覚という事が今以上に問題となる。設計段階から、クロストークノイズを予測、予防出来る解析手法が必要とされている。

（ｂ）研究目標

（イ）大規模LogicのNoise発生量予測CAD

（ロ）Logic　Noiseに対する耐性を持ったアナログ回路技術

（５）オンチップ無線システムの研究【A203】

（ａ）背景：無線回路の高伝送レート化、小型化、低消費電力化は加速度的に進行しており、将来全てのチップに無線インターフェイスが必須になる状況が予想される。国内でのこのようなアクティビティがさらに加速されることが望まれ、無線規格なども考慮した産学官の連携が必要とされる。

（ｂ）研究目標：1Gbps以上の無線通信を可能にする無線ＩＰコア、及びその要素回路。複数の無線規格に対応できる再構成無線システム、及びその要素回路。チップ上、パッケージ上、ボード上の高ゲイン、指向性制御アンテナ。

（６）高周波デジタル回路や高速I/Oの技術分野での技術課題 【A204、A206】

（ａ）背景：現在ネットワークインフラ機器の市場は冷え切っているが、ブロードバンドへの要求は今後も続き、近い将来には40Gb/sおよび超40Gb/s対応のインフラ機器市場が立ち上がっていく。その際、高速I/OのCOMS化による低価格化、低電力化が重要な要素技術となる。

（ｂ）研究目標

（イ）クロック復元回路

クロック周波数：1GHz-20GHz、jitter発生：0.05UIpp以下、高周波jitter耐性：0.8UIppを許容、低電力：20mW@10Gb/s （2mW/Gb）、汎用ロジックCMOSと混載可能、電源ノイズ耐性大：VDD の10%pp を許容。

（ロ）Rx front end

2PAM-8PAM対応（プログラマブル）、10GSample/s @ 4PAM、低電力：30mW@10Gb/s（3mW/Gb）、適応型イコライズ機能搭載

（ハ）Tx front end

2PAM-8PAM対応（プログラマブル）、10GSymbol/s @ 4PAM、低電力：30mW@10Gb/s（3mW/Gb）、マルチタップイコライズ機能搭載

注）

I．UIはUnit Intervalのこと。（例えば10Gb/s のNRZ 信号なら1UI = 100ps） UIpp はjitterのpeak-to-peak の値をUI単位で表現したもの。

II．PAM はPulse Amplitude Modulation のこと。普通のbinaryは2PAM。現在backplane 用多値伝送として4PAM が提案されている。

III．電力については、10Gb/sでTx、Rx、クロック復元・発生系いっさいを含んで100mW/channel が目標。

（７）耐論理変更　論理カバレージ算出方法【A305】

（ａ）背景：論理検証がどの程度なされているかに関しては、各ゲートが一度は動作しているかを観測するなどのカバレージ算出方法がある。しかしながら、論理変更がなされると、前回に取得したカバレージと論理変更後のカバレージの整合がとれない難点がある。このため、論理変更が頻発する設計初期の段階では、どの程度の検証がなされたかが解らず、検証効率が低迷する。検証最終時になっても、degradeを防ぐために、同一テストを何度も実行するとの無駄が発生している。

（ｂ）研究目標：論理変更により、無効となったカバレージの算出、積算、表示のための理論および試行システムの構築

（８）高速論理シミュレータ【A305】

（ａ）背景：Verification crisisは取り扱い規模と処理時間に対し、常に言われ続けている。Compile方式、イベント処理方式、記述の高位化などいろいろ方法が考案され続けている。根本的に、テストを実施するシミュレータではなく、論理の無矛盾性を証明する方式、記号論理シミュレーションなどが検討されているが、実際には処理規模が設計対象と比較して小さすぎる、記述が困難などの理由により使われていない。テスト命令列を乱数で作成して、安心のために長時間実行するなどの方法によらず、根本的な解決法を探索する必要がある。

（ｂ）研究目標：現状の規模１０倍、処理速度１００倍の検証方式の探索。処理の部分的な１００倍化ではなく、処理全体の高速化と大規模化が重要である。同時に、通常の論理設計言語とのインターフェースを常に可能とする方式の構築。

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4.2　プロセス・デバイス分野
（１）新規動作メカニズムに基づく高電流駆動・低リーク（高on/off比）の半導体デバイス【B101】

（ａ）背景：低消費電力化の観点から、MOSFETの閾値電圧をスケーリングに応じて低く設定できず、その電流駆動力は微細化とともに飽和する傾向にある。この課題への対処法として、 (1)キャリア移動度の向上を狙ったMOS（ひずみSi MOS、(110)面MOS、GeベースMOS）や(2)閾値電圧を動的に制御するSOIMOS等が提案されている。しかしこれらのチャレンジはMOS動作原理から脱却しておらず、ターンオフ特性の良さを示すサブスレッショルド・スウィングは理論限界値60mV/decを下回らない。

（ｂ）研究目標

MOS並みの電流駆動力を維持しつつMOS理論限界値60mV/decを大きく下回るターンオフ特性を実現する新規動作メカニズムの提案と、これを有する半導体デバイスの実証

（２）高移動度（Ｇｅ）トランジスタ技術【B101】

（ａ）背景： 高移動度デバイスを実現する基板構造として、現在、歪Ｓｉ基板が注目されている。さらに、その次の将来材料として、Ｓｉよりも移動度が大きいＧｅが再び注目され始めている。Ｇｅは初期のトランジスタに用いられていたが、Ｓｉに比べて集積化能力や温度特性などの性質が劣っていたため、Ｓｉに置き換えられた。最先端ＬＳＩのプロセス・デバイス環境下で、Ｇｅトランジスタが本当に高性能を発揮できるのか、上記問題を回避できるのかなどを明らかにしていく必要がある。

（ｂ）研究目標

（イ）（Si基板上への）高品質Ｇｅ結晶成長技術と欠陥評価

（ロ）最先端プロセス（非平衡プロセス）環境下における不純物拡散やシリサイド化反応の解明

（ハ）量子効果や温度効果を考慮した、Ｇｅトランジスタの性能予測

（ニ）Ｇｅトランジスタ動作実証

（３）低ノイズトランジスタ作成方法（Gate膜質他）【B101、B106】

（ａ）背景：トランジスタの1/fノイズ等が、低電圧化とともに今後は課題となってくる。現状の微細プロセス開発は、デジタル特性を中心に考えて開発されているおり、アナログ特性は、プロセス開発後に評価データを測定してそれを使うだけ。1/fノイズ自体を小さくするなど、アナログに適したプロセス開発技術を積極的に推進することが必要。デジタル回路からのクロストーク低減の為のプロセス（特に、基板やWell）技術も含まれる。

（ｂ）研究目標：アナログ回路に適した低ノイズトランジスタ作成プロセス、クロストーク低減プロセス技術

（４）ドーピング技術関連【B103】

研究目標
　　　　　（イ）ドーパント濃度が深さ方向に極めて急峻な分布を持つpn接合の形成技術（具体的には、ボックスプロファイル）

（ロ）Ｐ領域とＮ領域を同時に形成する技術

（５）薄膜Ｓｉ層および微小領域の歪量測定技術【B104】

（ａ）背景：高移動度デバイスを実現する基板構造として、歪Ｓｉ基板が注目されているが一般的にＳｉ層の膜厚がうすく歪量の測定が難しい。また歪の絶対値のみではなくその分布はデバイス特性のばらつきに影響を与えるため、正確な測定が基板仕様決定に不可欠である。さらにデバイスの微細化に伴って、製造プロセスに起因する歪の測定も有益であり、薄膜＆微小領域の歪精密測定技術の開発が望まれる。

（ｂ）研究目標：SiGeもしくはSiO2上の膜厚20nm以下のSi薄膜のミクロン領域の歪量を0.1％の精度で測定する技術。

（６）1/ｆノイズ、熱雑音を離散系でSim可能にする手法（ADC,PLL）【B105】

（ａ）背景：現状では、1/fノイズや熱雑音は、周波数領域で解析出来る回路についてのみ実行可能。ADCやPLL等のサンプリング系回路では、1/fノイズや熱雑音込みの評価が全系Simでは出来ない。FFT等により原理的には出来ても、実用時間では出来ない。

（ｂ）研究目標：実用時間でのSim手法の確立

（７）成膜技術関連【B202】

研究目標

（イ）メッキ、スパッタおよびCVDに替わる新しい金属薄膜の形成技術（金属の種類は配線用にはCu、トランジスタ用には仕事関数が4．2eVおよび4．8eV近傍のもの）

（ロ）高誘電体酸化物の薄膜であって、不純物（炭素や水素など）含有量が1018atoms/cm3以下の薄膜の形成技術

（８）モニター技術関連【B301,B104】

（ａ）背景：モニター技術のキーワードは非破壊で、測定したウエーハをラインに戻すことが可能でかつ、装置が安価なことです。検査装置は最近随分進歩していますが、価格が非常に高価です。１ライン設立の際に、製造装置のコストに比較してかなりの投資が必要です。少量多品種生産のSoC時代のモニター技術のあり方に考察が必要です。例えば、"一つ一つのパターンを測定する"と考えると、どうしても高価な技術になりますが、100μm平方など広い面積をパターン集団として測定し、正常か、正常ではないかを判定できる方法も考えられます。

（ｂ）研究目標

　（イ）パターン断面形状検査技術（光学、電子光学の専門家に期待）

　（ロ）PN接合深さモニター技術

５. 参考

 

5.1 連　絡　先

（株）半導体理工学研究センター　研究推進部

Tel:    045-478-3300

E-mail: [email protected]

URL :  http://www.starc.or.jp/

 

5.2 ロードマップ2004の掲載場所

URL :   http://www.starc.or.jp/roadmap/