| RTL設計スタイルガイド オンライン申込み |
|
|
設計手法、HDL記述、検証、合成手法のノウハウ集
■ Verilog-HDL編日本語版
定価：4,725円 ( 本体価格：4,500円 )
■ VHDL編日本語版
定価：4,725円 ( 本体価格：4,500円 )
★ 新人教育／学生教育向け特典があります
・ 教育機関：10冊以上の一括購入 30%引き
・ 一般：10冊以上の一括購入 10%引き
|
|
|
システムのほとんどが1つのチップに搭載されるSoC時代を迎え、ニーズの多様化と市場競争力のキーになるSoC製品の短期開発の要求にいかに応えるかがSoC設計技術に対する大きな課題となっております。
設計技術開発部は「プロジェクトあすか」における主要テーマである設計技術の開発ミッションとして、IP技術開発室が、設計資産IPの再利用と流通に必要な技術の開発に取り組み、その成果を「IPベースSoC設計技術基盤」として整備してまいりました。
この技術基盤は、SoCのデザインルール、セルライブラリ、IP記述基準、IP品質認証基準、IPデータ構造基準、IP機能性能検証基準、IP流通基準で構成されており、STARC推奨基準として普及が始まっております。
「RTL設計スタイルガイドVerilog-HDL編」および「RTL設計スタイルガイドVHDL編」は、IP記述基準として、ハードウェア記述言語によるRTL設計を進めるための設計スタイルを定義したものです。設計スタイルを標準規定することで設計者によって異なる記述スタイルや合成、検証などの設計手法を共通化することができます。そして記述の読解性が向上し、IPの再利用化に寄与することを狙いとしております。
本書は、日本の半導体ベンダおよび電子機器製造会社が社内で適用している論理回路設計ルールを一般化して、業界標準として制定したものです。現在、STARCクライアント各社では、設計現場での設計品質向上のために、また社内教育用として利用されています。
|
本設計スタイルガイドの構成
「第1章 基本設計制約」
「第2章 RTL記述テクニック」
「第3章 RTL設計手法」
「第4章 検証のテクニック」
付録として
「A-5 Design Compilerによる論理合成」と「A-6 BuildGatesによる論理合成」に、論理ツールの使用方法とノウハウを紹介。
|
| ※商品のお届け・お支払い：商品のお届け・お支払いの詳細につきましては、ご利用案内をご覧下さい。 |
