STARC（（株）半導体理工学研究センター）では、“RTL設計スタイルガイド”の普及を目的に書籍販売の事業を2003年12月より展開しております。 お蔭様で300を超える会社、研究所、大学、専門学校のお客様900名以上のご利用をいただき、「IP再利用を前提としたIP設計およびSoC設計の世の中共通スタイルガイド」として認知をいただいております。
2004年度は、“RTL設計スタイルガイド”をさらに業界標準として普及させていくために、 広報宣伝媒体の利用、市販スタイルチェッカへの組み込み、米国出版社からの英語版の出版、最新ツール環境への対応、SystemVerilog編の検討などなどの活動を鋭意進めておりますが、このたびこれらの普及活動の一環として“RTL設計スタイルガイド”の教育セミナ開催を企画いたしました。
HDL設計におけるあるべきスタイルを早期に身につけ即戦力としての期待に応えたいHDL設計初級者の方、自己流スタイルでのHDL設計に壁が見え始めてきた中級者の方、更なるステップアップを求める初中級者の方々を対象に、“RTL設計スタイルガイド”の概要だけでなく具体的なルールやノウハウを直接紹介して本格採用への予備知識を提供します。先人たちのさまざまな設計事例における成功と失敗の集大成である“RTL設計スタイルガイド”の世界にスムーズに入っていただけること請け合いです。
下記の要領にて開催を予定しておりますので、多数の皆様のご参加を心よりお待ちしております。 |
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＜開催要領＞
日時、場所
個別に2回開催いたします。 ご希望の参加日をお選びください。
第1回
2005年1月21日（金） 13：30〜17：00
STARC 6階 6A/6B/6C会議室（定員50名）
地図はこちら
第2回
2005年2月18日（金） 13：30〜17：00
STARC 6階 6A/6B/6C会議室（定員50名）
それぞれ定員50名に達し次第締め切らせていただきますので、
お早めに参加登録の手続きをお願い申し上げます。
講義内容
“RTL設計スタイルガイド”の理解を早めることを狙いに、テキストを用いて基本的で重要な約束事や記述スタイルを易しく説明します。具体的には、下記の目次に示す“回路構造に関した基本設計制約”と“RTL記述のノウハウ”に焦点を当てております。
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テキストの目次
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設計スタイルガイドセミナー
1. 搭載可能ゲート数の推移
2. 設計規模
3. IPを利用した設計
4. 再利用を妨げる要因
5. デバイスに依存する要因の排除
6. ツールに依存する記述を排除
7. 設計スタイルガイドとは
8. 設計スタイルガイドの内容
9. 設計スタイルガイドの利用方法
第１章 基本設計制約
10. 命名規則
11. 命名規則
12. 階層識別文字1
13. 階層識別文字2
14. 信号には意味のある名前を付ける
15. パラメーターの命名規則
16. 非同期の端子は、初期リセットのみ
17. リセットラインのハザード
18. 初期リセットは非同期リセット
19. 同期リセットでの問題
20. 同期リセットで必ず値を確定させる方法
21. 同期リセットFFの階層化
22. 非同期による初期リセットの注意
23. 非同期による初期リセットの注意2
24. 同期化された安全なリセット信号
25. クロックツリーシンセシス
26. クロック生成とリセット生成
27. クロック系統図
28. 基本ブロック（基本階層）の考え方
29. 基本ブロックの構造
30. 基本ブロックとサブブロック
31. データパス部とコントロールロジックの分離
32. 誤った階層の組み方
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第２章 RTL記述のノウハウ
1. always文とfunction文
2. functionとalwaysによる記述の注意点
3. 論理式の記述はif,caseよりも面積、速度的に有利
4. 論理式の記述はif,caseよりも面積、速度的に有利2
5. 可読性の悪い記述は、検証、再利用に不利
6. 配列の範囲指定
7. ラッチを生成する危険を避ける
8. 誤ってラッチを生成させる例
9. ラッチを生成させない記述
10. ブロッキング代入とノンブロッキング代入
11. 組み合わせ回路での初期値記述の注意点
12. 順序回路での同一信号への複数代入は禁止
13. シリアル・パラレル変換記述
14. if文を並べた記述
15. 非同期部（ゲーティドクロック）の誤動作
16. 非同期部の動作の保証
17. 非同期リセット・セットはどちらか1つにする
18. FF記述の制限
19. 回路構造を意識した記述
20. always文による組み合わせ回路記述の注意点
21. always文内に複数の信号を記述しない
22. if文のスタイル
23. if文のスタイル2
24. case文の記述
25. default項を使用する
26. 大きなテーブルは分割する
27. case文記述の考え方(例)
28. ドントケア条件を代入した信号の制限
29. プライオリティロジック(if)
30. プライオリティロジック(casex, casez)
31. casexの記述
32. casex文で不定値をばらばらに記述しない
33. parallel_caseに頼った記述
34. for文記述
35. for文による組み合わせ回路の記述
36. リソースシェアリング
37. データパス構造はassign文で記述する
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講師（敬称略）
第1回セミナ（予定）
高島 史明 （株）エッチ・ディー・ラボ
第2回セミナ（予定）
都築 弘之 （株）エッチ・ディー・ラボ
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受講費
お一人 3,150円（税込み）。テキスト代を含みます。
当日現金をご持参ください。領収書を発行させていただきます。
事前の請求書発行は致しかねますのでご了承お願い申し上げます。
受講者特典
書籍購入希望の方は、税込み定価4,725円（本体4,500円）のところを税込み20％割引き価格3,780円（本体3,600円）にて購入可能です。 ただし本人使用を前提として、お一人様Verilog-HDL編、VHDL編それぞれ1冊限定（どちらか1冊か、あるいはどちらも1冊ずつ）とさせていただきます。
受講申し込み方法
STARC（（株）半導体理工学研究センター）のWebsiteの“RTL設計スタイルガイド”教育セミナの受講申し込みページにて申し込みを受け付けております。
問い合わせ先
下記担当者宛てにE-mailにて問い合わせ願います。
（株）半導体理工学研究センター
設計技術開発部 IP技術開発室
三井 正樹([email protected])
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